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앞서 설명하였듯이, 보행자와 같이 반사율이 낮은 타겟의 경우 강한 클러터에 의해 마스킹 될 수 있고 기존의 윈도우잉 기법만으로는 이를 해결하는데 한계가 있다. 이에 선행연구⁶⁾에서는, Fig. 4와 같이 도플러 FFT 전 단계에 CPD(Coherent Phase Difference)기법을 적용하여, 이동타겟의 성분은 남기고 클러터 성분만 제거하는 방법을 제안하였다.

Fig. 4 
Scheme of the weak target detection algorithm using the proposed coherent phase difference method

정지객체의 경우 모든 첩에서 수신된 신호의 위상성분이 동일하지만, 이동타겟의 경우 도플러 주파수에 비례하여 위상성분이 복소수 도메인에서 회전한다. 이러한 특성을 이용하여 거리 FFT 결과 신호로부터 일정하게 위상이 변하는 이동타겟 성분만 추출하는 방법이다.

본 논문에서는 선행연구⁶⁾의 알고리즘을 추가적인 실험을 통해 보행자 탐지 결과를 제시할 것이다.

Fig. 5는 본 논문에서 보행자 탐지를 확인하기 위해 구축된 실험 환경이다.

Fig. 5 
Measurement set-up using the 24 GHz FMCW transceiver

데이터 로깅 보드(Data logging board)는 레이더 송수신 모듈로부터 트리거(Trigger) 신호와 수신 신호를 실시간으로 저장 한 후, 이더넷을 통해 PC로 전송한다. 이때 네트워크 카메라로부터 촬영되는 영상 정보 또한 레이더 신호와 동기에 맞추어 허브를 통해 PC로 전송된다.

로깅이 완료된 데이터는 매트랩(Matalb)으로 구현된 알고리즘을 통해 레이더 성능을 확인 할 수 있다. 이때 함께 저장된 영상정보도 같이 활용된다.

본 논문에서는 선행연구¹³⁾에서 고정밀 레벨 측정을 위해 DGIST 첨단레이더 연구실에서 개발한 24 GHz 송수신 모듈을 활용하였다. 다만, 보행자 탐지 용도에 맞도록 송신파형 생성용 소프트웨어를 새로 구현하였다. 아울러, 좁은 빔폭(5도 이하)의 렌즈-형태 안테나를 사용한 선행연구의 경우와 달리, 본 논문에서는 FOV(Field Of View)를 30도까지 확장하기 위해 혼-형태로 제작하여 장착하였다.

Fig. 6은 블록다이어그램과 실제 형상을 나타낸다. 사용된 송수신 모듈에서는 FMCW 레이더의 선형적인 주파수 변조와 정확한 위상 동기를 위해 주파수 합성기(Frequency synthesizer)와 VCO(Voltage Controlled Oscillator)를 이용하였다.

Fig. 6 
24 GHz transceiver of the FMCW radar developed in the previous work¹³⁾ : (a) block diagram, (b) photo

Fig. 7은 DGIST 첨단레이더 연구실에서 개발한 데이터 로깅 보드이며, 간략한 내용은 선행논문¹⁴⁾에서 소개한 바 있다. 구현된 데이터 로깅 시스템은 메인보드(Main board)와 브리지 보드(Bridge board)로 나누어진다. 메인보드에서는 ADC(Analog Digital Converter)와 FPGA를 기반으로 최대 16 채널의 레이더 신호를 로깅 할 수 있도록 구현되어 있고, 브리지 보드에는 송수신모듈과 연결하기 위한 커넥터가 장착되어 있다.

Fig. 7 
Photo of the real-time data logging board developed in the previous work¹³⁾

FPGA를 통해 수신된 데이터는 DSP(Digital Signal Processor)에 의해 DDR2 메모리에 저장되며, 메모리가 가득 차게 되면 이더넷을 통해 PC로 전송된다. 아울러, 첩-열 개수, ADC 샘플링 주파수, 프레임 개수 등은 Fig. 8과 같이 구현된 GUI(Graphic User Interface)를 통해 사용자가 선택할 수 있다.

Fig. 8 
Captured GUI to set-up the data logging system

Table 1은 본 논문에서 알고리즘 검증을 위해 사용된 레이더 파라미터이다. 본 논문에서는 선행연구⁶⁾에서 사용된 파형(주기 80 us)과 변조주기를 400 us로 확장한 새로운 FMCW 파형을 설계하여 총 2개의 파형을 적용하였다.

Fig. 2에서 설명한 고속-첩 주기마다 발생하는 자기간섭 신호는 제안된 알고리즘을 통해 상당히 제거될 수 있다. 하지만 이 신호가 강하게 나타날 경우 비록 제안된 알고리즘을 적용하였다 하더라도, 완전히 제거 되지 않을 수 있다. 이는 변조주기가 좁을수록 심해지고, 궁극적으로 레이더 전체 탐지 성능을 저하시킨다. 따라서 본 논문에서는 변조주기를 늘림으로써 이러한 왜곡의 최소화가 가능한지를 확인하고자 한다.

우선, Table 1의 첫 번째 파형에 해당하는 파라미터를 기반으로 실험하기 위해 Fig. 9와 같이 레이더 실험 환경을 구축하였다.

Fig. 9 
Configuration of the measurement scenarios under the first indoor environment

무반사 흡수체를 배경으로 두고, 차량 범퍼와 강한 반사율을 가지는 철 구조물을 정지객체로 설치하였다. 보행자가 차량 범퍼와 철 구조물 사이에서 대각선 방향으로 왕복하는 시나리오로 실험을 진행하였다.

Fig. 10에는 일반적인 방법과 제안된 알고리즘이 적용 된 거리-속도 2D 맵 및 거리 프로파일을 나타내었다. 아울러, 영상에서 캡쳐한 사진을 통해 실제 보행자의 움직임을 확인할 수 있다. 최종적으로 탐지된 보행자의 탐지 거리 및 속도 값을 표시하였다.

Fig. 10 
Measurement results of the typical method and proposed method under the first indoor environment

우선 Fig. 10(a)에서는 보행자가 레이더 근접한 경우이다. 이때, 보행자로부터 반사된 신호가 자기간섭 신호에 마스킹 되는 상황이다. 일반적인 알고리즘이 적용된 2D 맵 및 거리 프로파일에서는 보행자의 정보를 확인할 수 없지만, 제안된 방법에서는 모든 클러터 및 정지객체성분이 제거되고 보행자의 정보만 나타남을 확인 할 수 있다.

Fig. 10(b)에서는 보행자가 강한 반사율을 가지는 정지객체 옆을 지나갈 때의 시나리오로, 제안된 알고리즘이 적용되어야 보행자가 클러터와 구별된다.

다음으로, 송신파형의 주기를 400 us로 설계한 Table 1의 두 번째 파형을 적용하였다. 이때, 실험 환경은 Fig. 11과 같다.

Fig. 11 
Configuration of the measurement scenarios under the second indoor environment: (a) photo and (b) top-view

실내 실험환경 특성상 다양한 클러터가 레이더 FOV 안에 존재함을 예상할 수 있다. 벽면과 구조물들이 레이더와 약 15 m 위치에 떨어져 있고, 다양한 크기의 정지객체들이 약 10 m, 6.5 m, 4.5 m 등에 위치해 있다. 보행자는 레이더가 놓인 중앙선을 기준으로 60 초 이상 왕복 하였다.

Fig. 12는 송신파형의 주기를 400 us로 설계한 레이더에서, Fig. 11의 실험 환경을 통해 측정된 거리프로파일의 결과이다. 이때 가로축은 거리이며 세로축은 정규화 된 수신신호 크기이다.

Fig. 12 
Measurement range-profiles under the second indoor environment: (a) the typical method and (a) the proposed method

우선 Fig. 12(a)는 일반적인 신호처리 알고리즘이 적용된 경우로, 3개의 정지타겟들과 벽이 탐지되는 반면, 보행자는 객체 #3 인접에서 아주 약하게 나타남을 알 수 있다.

Fig. 10(a)의 경우 6 m에 위치한 정지타겟을 기준으로 자기간섭신호가 0.4의 크기를 가진다. 그러나 Fig. 12(a)의 경우 정지타겟이 훨씬 더 먼 거리인 10 m 정지타겟을 기준으로 해도 자기간섭신호가 0.1의 크기를 가짐을 확인할 수 있다.

Fig. 12(b)는 제안된 알고리즘을 적용한 거리 프로파일로 모든 클러터는 사라지고 보행자 신호만 현저하게 나타남을 확인할 수 있다.

본 실험 결과를 통해, 송신파형 주기를 80 us에서 400 us로 늘림으로써 자기간섭 신호에 의한 클러터가 거의 제거됨을 확인 할 수 있다. 하지만, 변주주기가 400 us가 되면 최대 탐지 가능한 상대속도가 15km/h로 제한된다. 따라서 15 km/h 보다 빠르게 움직이는 타겟(특히, 차량)으로부터 탐지된 속도값은 도플러 주파수 도메인에서 발생한 에일리어싱(Aliasing)에 의해 오류가 발생한다.

이를 해결하기 위한 첫 번째 방법은, 추적 알고리즘을 이용하는 것이다. 통상적으로 차량용 레이더에서는 탐지 알고리즘과 추적 알고리즘을 함께 구현되는데,¹⁵⁾ 이때 탐지된 거리값을 이용하여 칼만 필터(Kalman Filter)로 속도를 추출할 수 있다.

또 다른 방법은 송신파형의 변조주기를 짧게 설계하여 최대탐지 속도를 높이면서, 수신단 아날로그 필터를 정교하게 구현하여 자기간섭을 최소한으로 감쇠시키면 된다. 하지만 이 경우 필터 성능을 향상시키는데 하드웨어적 한계가 있을 수 있다.

따라서 본 논문에서는 추적 필터를 이용한 방법을 추천한다. 다만 추적 필터 적용은 본 논문의 범위가 아닌 향후 이슈이다.

Fig. 13(a)와 (b)는 기존 알고리즘을 적용한 경우의 거리 및 속도 프로파일이다. 가로축은 시간이며, 세로축은 거리 및 속도이다. 정지객체들은 시간이 변해도 일정한 거리에서 계속 검출되며 이때 속도는 0으로 탐지된다. 아울러 기타 클러터도 분산되어 함께 나타난다.

Fig. 13 
Measurement result of the typical method under the second indoor environment: (a) range and (b) velocity

Fig. 14는 제안된 알고리즘이 적용된 결과이다. 기존 방법과 비교해보면, 정지객체 성분이 대부분 제거되었음을 확인할 수 있다. 다만, 아직 남아 있는 몇몇 클러터 성분들을 제거하기 위해, 향후 추적 알고리즘 등과 같은 후처리 알고리즘을 이용하여 제거 할 수 있다.¹⁵⁾

Fig. 14 
Measurement result of the proposed method under the second indoor environment: (a) range and (b) velocity

Fig. 13의 기존방법의 결과에서도 속도 0인 객체 성분들만 제거를 하면 정지객체 및 클러터 성분들은 걸러 낼 수 있다. 그러나 이미 정지객체에 의해 보행자 정보가 마스킹 된 부분들이 있기 때문에 제안된 방법과 비교할 경우 탐지확률이 낮아진다.

기존 알고리즘과 제안된 방법의 하드웨어 복잡도 및 계산량을 분석하기 위해 Verilog HDL(Hardware Description Language)를 이용하여 Xilinx FPGA 기반으로 알고리즘을 구현하였다. 구현된 알고리즘의 블록다이어그램을 Fig. 15에 나타내었다.

Fig. 15 
FPGA based radar signal processing structure with the proposed coherent phase difference method

FPGA 내부에서 구현된 블록은 총 7개로 각 블록의 설명은 아래와 같다.

우선, 듀얼포트 메모리(Dual Port Memory)는 수신된 ADC 데이터를 저장하고, 알고리즘 단계별 처리 결과 데이터를 저장하는 메모리로 Xilinx FPGA 내부 블록램(Block RAM)을 이용하였다.

아울러, Xilinx LogicCORETM IP¹⁶⁾ 중 Fast Fourier Transform v7.0의 Radix-2 Burst I/O 아키텍처를 이용하여 FFT 블록을 구현하였으며, 윈도우잉은 Multiplier v11.2 IP를 이용하여 구현하였다. 이때 모든 데이터는 32비트로 적용하였다.

FPGA 기반으로 verilog HDL를 통해 구현된 신호처리 알고리즘은, Xilinx ISE Design Suite 13.2.1 툴을 이용하여 합성되었다. Xilinx FPGA의 내부 하드웨어 리소스는 Slice register, Slice LUTs, 그리고 듀얼포트 메모리로 구성되어 있고, 합성결과를 통해 확인한 각 하드웨어 리소스의 개수를 Table 2에 나타내었다. 이때 듀얼포트 메모리를 위해 사용된 하드웨어 리소스는 기존방법과 제안된 방법 모두에 해당하므로 합성결과를 별도로 표시하지 않았다. 사용된 하드웨어 리소스 중에서, 클러터 제거 블록을 제외함으로써 기존방법에서 사용된 하드웨어 리소스도 산출할 수 있다.

그 결과, 제안된 방법에서 사용된 Slice register와 Slice LUTs (Look-up tables) 모두 기존방법 대비 약 2% 정도 밖에 증가되지 않음을 확인할 수 있다.

다음으로 Xilinx ISE Design Suite 13.2.1 툴을 통해 합성된 결과로부터, 최대 동작 가능 주파수가 335.110 MHz 임을 확인할 수 있었다. 아울러, 전체 알고리즘이 동작된 총 클럭수도 확인할 수 있었다.

만약 FPGA 코어 동작 주파수를 100 MHz로 선택한다면, 제안된 방법의 전체 처리 시간은 Table 3과 같이 추출할 수 있다. 마찬가지로 클러터 제거 블록을 제외하여 기존방법의 처리시간을 산출해보면 약 33.66 ms이다. 따라서 기존 방법과 비교하면 제안된 방법의 처리시간이 약 3.9 % 증가됨을 알 수 있다.

결론적으로, 기존방법대비 제안된 방법에서 사용된 하드웨어 리소스와 처리시간의 증가는 아주 미비함을 확인할 수 있다.